Ведущий в мире научно-исследовательский и инновационный центр в области наноэлектроники и цифровых технологий, imec и Cadence Design Systems, Inc. (NASDAQ: CDNS) сегодня объявили, что их многолетнее сотрудничество привело к появлению первого 3-нм тестового чипа в отрасли. Проект, ориентированный на продвижение интегральных схем по технологии 3 нм, был завершен с использованием большого количества  ультрафиолетовых (EUV) и 193-иммерсионных (193i) литографических правил проектирования и системы Cadence® Innovus™ Implementation System и Genus ™ Synthesis Solution. Imec использовал обычный промышленный 64-разрядный процессор для тестового чипа с библиотекой стандартных ячеек 3 нм и маршрут TRIM metal, где шаг трассировки был уменьшен до 21 нм. Cadence и imec реализовали полностью процесс проектирования по технологии 3nm в рамках подготовки к инновационным проектам нового поколения.

Система Cadence® Innovus™ Implementation System представляет собой массивно-параллельную систему физической реализации, которая позволяет инженерам поставлять высококачественные проекты с оптимальными параметрами мощности, производительности и площади (PPA), одновременно ускоряя время выхода на рынок. Решение Cadence Genus Synthesis Solution представляет собой механизм синтеза и физического синтеза RTL нового поколения с высокой пропускной способностью, который учитывает последние требования к технологическим нормам FinFET, улучшая производительность RTL-дизайнера до 10 раз.

Для проекта были верифицированы правила литографии EUV и 193i, чтобы обеспечить требуемое разрешение, обеспечивая при этом сравнение PPA в двух разных предположениях о шаблонах. Для получения дополнительной информации о технологии EUV и технологиях 193i посетите страницу https://www.imec-int.com/en/articles/imec-presents-patterning-solutions-for-n5-equivalent-metalllayers.

«Поскольку размеры уменьшаются до 3 нм, изменение межсоединений становится значительно более значительным», - сказал исполнительный вице-президент по полупроводниковым технологиям и системам imec. «Наша работа над тестовой микросхемой позволила измерить и улучшить измерение межсоединений, и процесс верификации 3 нм будет подтвержден. Кроме того, цифровые решения Cadence предложили все необходимое для этой 3 нм реализации. Благодаря хорошо интегрированному процессу проектирования Cadence решения были просты в использовании, что помогло нашей инженерной команде оставаться продуктивной при разработке набора правил для 3 нм».

«Современная инфраструктура Imec позволяет предпроизводственным инновациям опережать требования отрасли, делая их важным партнером для нас в отрасли EDA», - сказал доктор Чин-Чи Тенг, корпоративный вице-президент и генеральный менеджер Digital & Signoff Group в Cadence. «Расширяя работу, которую мы сделали с imec в 2015 году на первом 5-нм чипе в отрасли, мы добиваемся новых этапов вместе с этим новым чипом, выполненным по технологии 3 нм, который может трансформировать будущее мобильных проектов на продвинутых технологиях».